问答题
综合生成的是不是真实的电路？若不是，还需要哪些步骤才能真正成为具体的电路？
不是，真实的电路还需要利用ASIC和FPGA制造厂商的布局布线工具，根据综合生成的标准的门级结构网来产生。
问答题 什么是综合？是否任何符合语法的VerilogHDL程序都可以综合？
问答题 为什么说VerilogHDL的语言结构可以支持构成任意复杂的数字逻辑系统？
问答题 不可综合成为电路的Verilog模块有什么好处？
