问答题
什么是综合？是否任何符合语法的VerilogHDL程序都可以综合？
综合是通过综合器把HDL程序转化成标准的门级结构网表。 不是任何复合语法的VerilogHDL程序都可以综合。
问答题 为什么说VerilogHDL的语言结构可以支持构成任意复杂的数字逻辑系统？
问答题 不可综合成为电路的Verilog模块有什么好处？
问答题 每种类型的VerilogHDL各有什么特点？主要用于什么场合？
