单项选择题
现在定义了一个1位的加法器addbit(ci,a,b,co,sum),模块的结果用表达式表示为{co,sub}=a+b+ci,其中a,b为两个加数,ci为来自低位的进位,sum为和,co为向高位的进位,如果以此1位加法器构建四位加法器,同时定义顶层模块中的端口信号和中间变量的定义:下面通过层次调用的方式进行逻辑实现中的表达式正确的是()。
A.addbit U0(r1[0],r2[0],ci,result[0],cl)B.addbit (r1[0],r2[0],ci,result[0],c1)C.addbit U0(ci,r1[0],r2[0],cl,result[0])D.addbit (r1,r2,ci,result,c1)
单项选择题 在使用verilog描述一个二选一的数据选择器时,使用一条语句来进行描述assign out1=(sel &b)∣(~sel &a),这条语句对应的是()。
单项选择题 verilogHDL的基本结构中通常需要进行模块范围的定义,VerilogHDL的模块范围的定义的开始和结束方式是()。
单项选择题 TTL或非门组成的逻辑电路如图所示,当输入为以下哪种状态时会出现冒险现象?()