单项选择题
verilogHDL的基本结构中通常需要进行模块范围的定义,VerilogHDL的模块范围的定义的开始和结束方式是()。
A./*...*/B.{...}C.begin...endD.module...endmodule
单项选择题 TTL或非门组成的逻辑电路如图所示,当输入为以下哪种状态时会出现冒险现象?()
单项选择题 某次电路实验中,一同学按如下电路图连接电路,完成实验。其中D0,D1端为输入端,S0与S1为输出端。在实验过程中,该同学观测到输出端S0,S1端输出电平分别为逻辑高电平,逻辑低电平。请问此刻电路输入端D0,D1电平可能分别为()。
判断题 CD放大器因为源极输出信号几乎与栅极输入信号变化一致,因此被称为“源极跟随器”。