问答题 以下代码描述了4位到2位的解码器模块DEC（具体见以下注释）。请使用VerilogHDL描述语言写出能满足下列条件的测试平台模块testbench： 1.DEC作为testbench的子模块，所有输入信号都由testbench生成并供给； 2.输入信号din必须随机生成； 3.必须在testbench内部自动判定DEC输出信号dout正确与非； 4.能够将波形保存至文件。

多项选择题 以下为封装外型的为：（）。

多项选择题 以下属于光刻工艺的为：（）。