问答题
用always块语句如何编写纯组合逻辑电路？在哪些情况下会生成不想要的锁存器？
用always块设计纯组合逻辑电路时，在生成组合逻辑的always块中参与赋值的所有信号都必须有明确地值，然后只要在al......
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问答题 为什么在用Verilog设计方法时不采用异步的状态机，采用异步状态机有什么问题不好解决？
问答题 是不是只要符合Verilog语法仿真行为正确的模块都可以综合成电路结构？
问答题 在状态机的测试模块中，最后面的initial块语句有什么作用，若测试模块中没有最后的initial语句块能不能进行仿真？如果能需要注意什么？
