单项选择题 除了endmodule语句外，Veriog HDL语言的语句和数据定义的最后必须有（）符号。

单项选择题 （）是Verilog HDL语言规定的逻辑值，用来表示数字逻辑电路的逻辑状态。

单项选择题 ‍一个常数是4位二进制数1101，在Verilog语言中表示为（）。