问答题
在进程中只有当敏感信号是沿触发（即上升沿或下降沿）时，此时综合为时序电路；而在进程中只有当敏感信号是电平沿触发时，此时综合为组合电路。
这是因为，在Verilog语言中，它是为电路设计而设计的一门语言，它如高级语言不同，若循环的次数不确定，则会带来不确定的......
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问答题 在进程中什么情况下综合为时序电路？什么情况下综合为组合电路？
问答题 怎样理解在进程语句中，阻塞语句没有延迟这句话？
填空题 在case语句中至少要有一条（）语句
