问答题 试用verilog语言描述：图示为一个4位移位寄存器，是由四个D触发器（分别设为U1，U2，U3，U4）构成的。其中seri_in是这个移位寄存器的串行输入；clk为移位时脉冲输入；clr为清零控制信号输入；Q[1]~Q[3]则为移位寄存器的并行输出。

问答题 试用verilog语言，利用内置基本门级元件，采用结构描述方式生成如图所示的电路。

问答题 试用verilog语言产生如下图所示的测试信号