单项选择题
在Altera的FPGA器件内部集成了一个或多个锁相环PLL，可以用这些PLL与输入的时钟信号同步，并以其作为参考信号实现锁相，输出一个到多个同步倍频或分频的片内时钟，共系统使用。某FPGA开发板的输入时钟为50MHz，通过设置ALTPLL的结果如下：关于该结果，说法错误的是（）。
A.该锁相环一共有三个时钟输出端，占空比都是50%，且无相移B.该锁相环的输出端c0，输出时钟信号的频率是25MHz，占空比为50%C.该锁相环的输出端c1，输出时钟信号的频率是100MHz，占空比为50%D.该锁相环的输出端c2，输出时钟信号的频率是50MHz，占空比为50%，相移54度
单项选择题 方波的实现算法较简单，可以在一个周期的中间位置翻转电平即可。以下为源程序：横线内容可以选择（）。
单项选择题 如果ROM用2的3次幂个存储单元存储了正弦信号一个周期的数据，下列关于ROM输出波形的频率，说法错误的是（）。
单项选择题 某正弦信号数据存储器ROM包括7位地址线，8位数据线，则（）。
